LPC1853FET256 bettete Arm-Prozessor ein

LPC1853FET256 bettete Prozessoren ein, die Prüfer Leser MCU NXP LPC1853JET256 der Mikroregler RFID BEWAFFNEN

 Hochleistungs-32-Bit-Mikroregler (MCU) basiert auf Kern Arm® Cortex®-M3

• ARM Mikroregler - KB SRAM MCU Cortex-M3 MCU 136
• LPC185x-/3x/2x/1x32-bit-ARM Cortex-M3 MCU; bis 1 MB-Blitz und 136 KB SRAM; Ethernet, zwei Hochgeschwindigkeits-USB, LCD, EMC

• Die LPC185x/3x/2x/1x sind ARM Cortex-M3 basierten Mikroregler für eingebettete Anwendungen. Der ARM Cortex-M3 ist ein Kern der nächsten Generation, der Systemverbesserungen wie Leistungsaufnahme der geringen Energie anbietet, erhöht ausprüfen Eigenschaften und eine hohe Stufe der Auflageblockintegration.
• Die LPC185x/3x/2x/1x funktionieren bei CPU-Frequenzen von bis 180 MHZ. Die CPU DES ARM-Cortex-M3 enthält eine Rohrleitung mit 3 Stadien und verwendet eine Harvard-Architektur mit unterschiedlicher lokaler Anweisung und Datenbusse sowie ein dritter Bus für Peripherie. Die CPU DES ARM-Cortex-M3 schließt auch eine interne Einheit des vorzeitigen Abfangens ein, die die spekulative Verzweigung stützt.
• Die LPC185x/3x/2x/1x schließen bis 1 MB des Blitzes und des KB 136 des Aufchips SRAM, KB 16 von EEPROM-Gedächtnis, von grellen Schnittstelle Viererkabel SPIs (SPIFI), von Staats-konfigurierbaren Subsystem Timer/PWM (SCTimer/PWM), von zwei Hochgeschwindigkeits-USB-Prüfern, von Ethernet, von LCD, von externen Gedächtnisprüfer und von mehrfachen digitalen und analogen Peripherie ein.
• Prozessorkern
  • Prozessor des Armes Cortex-M3, laufend bei CPU-Frequenzen von bis 180 MHZ
  • Eingebaute Speicherschutz-Einheit des Arm-Cortex-M3 (MPU) acht Regionen stützend
  • Einbauten des Armes Cortex-M3 nisteten Prüfer der gerichteten Unterbrechung (NVIC)
  • Input der nicht maskierbaren Unterbrechung (NMI)
  • JTAG und Seriendraht prüfen, Serienspur, acht Bruchstellen und vier Uhrpunkte aus
  • Erhöhtes Trace Module (ETM) und erhöhte Unterstützung Trace Buffers (ETB)
  • Systemzeckentimer
• Auf-Chipgedächtnis
  • Bis 1 MB-aufchipdoppelbankflash-speicher mit grellem Gaspedal
  • Gedächtnis mit 16 Daten des KBaufchips EEPROM
  • 136 KB SRAM für Code- und Datengebrauch
  • Mehrfache SRAM-Blöcke mit unterschiedlichem Buszugang
  • 64 KB ROM, das Stiefelcode- und AufchipSoftware-Treiber enthält
  • Bit 64 des einmaligen programmierbaren Gedächtnisses (OTP) für universellen Gebrauch

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